As RAMs Estáticas são aquelas que só podem manter a informação armazenada enquanto a alimentação estiver aplicada ao chip. As células de memória das RAMs estáticas são formadas por flip-flops.
      As SRAMs estão disponíveis nas tecnologias bipolar e MOS , sendo que a grande maioria das aplicações de RAM Estática usa CMOS e NMOS. Os chips bipolares têm a vantagem da velocidade. Já os dispositivos MOS têm muito maior capacidade de armazenamento e menor consumo de potência. A fig 2.0 mostra a comparação de uma célula bipolar típica com uma NMOS típica. A célula bipolar tem dois transistores bipolares e dois resistores, enquanto a NMOS possui quatro MOSFETs como resistores (Q3 e Q4).
 

 

        As formas de onda da fig 3.0(a) mostram como as entradas de endereço, R/W e CS se comportam durante um ciclo de leitura da memória. No diagrama aparecem o endereço gerado pelo processador, além da saída de dados da RAM.
        O ciclo de leitura começa no instante t0. Antes deste instante, as entradas de endereço estão no estado que assumiram quando a operação anterior.
        No instante t0, o processador fornece um novo endereço a memória, exatamente o endereço da posição que ela precisa ler.
        No instante t1, a RAM coloca os dados armazenados na posição endereçada nas linhas de saída. O intervalo de tempo entre t0 e t1 é denominado tempo de acesso da RAM. O intervalo tACC, corresponde ao intervalo de tempo entre a aplicação do novo endereço e o aparecimento dos dados na saída. O parâmetro tCO é o tempo que a saída de uma RAM demora para sair do estado de alta impedância.
 No instante t2, CS retorna ao nível lógico ALTO, após decorrido o intervalo de tempo tOD. Pelo exposto concluímos que as saídas de dados da RAM estarão no barramento de dados entre os instantes t1 e t3. O processador deverá retirá-los em qualquer instante, durante esse intervalo.
        O ciclo completo de leitura, tRC, ocorre entre os instantes t0 e t4, quando o processador muda as entradas de endereço para os valores envolvidos com a próxima operação de escrita ou leitura.

CICLO DE ESCRITA

        A fig 3.0(b) mostra a atividade dos sinais para um ciclo de escrita, que começa quando o processador fornece um novo endereço para a RAM, no instante t0. Após aguardar um tempo tAS chamado de tempo de estabelecimento do endereço (setup), que tem por objetivo dar tempo ao decodificador da RAM para responder ao novo endereço que lhe foi apresentado. Os sinais R/W e CS são mantidos em nível lógico BAIXO por um tempo tW, denominado intervalo de escrita.
 Durante o intervalo de escrita, o processador coloca seus dados no barramento de dados para que os mesmos sejam escritos na RAM. Esses dados serão mantidos nas entradas de dados da RAM por um certo tempo (intervalo de tempo entre tDS e tDH). De maneira similar, as entradas de endereço devem permanecer estáveis durante o tempo de retenção do endereço, tAH, após t2.
 O ciclo completo de escrita, tWC, estende-se de t0 e t4, quando o processador muda as linhas de endereço, colocando nelas o endereço para a próxima operação de leitura ou escrita.